Design Verification Engineer

Design Verification Engineer (Magillem Registers)

Localisation : Paris

Arteris connecte l’innovation.

Arteris permet aux équipes d’ingénierie et de conception des entreprises les plus innovantes au monde de connecter et d’intégrer les systèmes sur puce (SoC) qui alimentent les transformations technologiques d’aujourd’hui et de demain.

Si vous avez tenu un smartphone, conduit une voiture électrique ou allumé une télévision intelligente, vous avez déjà été en contact avec ce que nous faisons chez Arteris. Ici, l’avenir est littéralement entre vos mains — et lorsqu’il ne l’est pas, il est probablement dans un drone qui vous survole, un satellite ou dans le cloud d’un centre de données.

Votre mission en tant que Design Verification Engineer chez Arteris

Nous recherchons un·e Design Verification Engineer pour rejoindre nos équipes et travailler sur les flux d’assemblage de SoC et de HSI les plus avancés.

Dans ce rôle, vous aurez un impact direct sur l’environnement de développement, l’architecture, la vérification et l’ensemble des processus associés. Vous contribuerez activement à garantir la qualité et la robustesse des outils et livrables liés au Register Bank Compiler d’Arteris.

Responsabilités principales

• Définir, documenter, développer et exécuter des tests de vérification basés sur simulation pour l’outil Register Bank Compiler d’Arteris, compatibles avec les simulateurs RTL (Cadence, Synopsys, Siemens)
• Remplacer le 2ème bullent point des responsabilités par : Développer un framework Python de génération automatique de Test Bench System Verilog et/ou UVM.
• Maintenir et améliorer les tests dans le flux d’intégration continue, affiner les métriques et accroître l’automatisation
• Contribuer à l’amélioration des processus, méthodologies et indicateurs de performance
• Utiliser des outils modernes de documentation, de spécification et de suivi de projets (Confluence, Jira)
• Collaborer avec les développeur·euses afin d’identifier les besoins de tests propres à l’environnement EDA
• Participer aux revues de code et aux tests unitaires avec les autres développeur·euses pour assurer la qualité du code
  
  

Ce que vous apportez

• 7+ années d’expérience en tant qu’ingénieur·e de vérification RTL
• Solide expertise du framework UVM
• Connaissance des langages RTL (VHDL, Verilog, SystemVerilog)
• Maîtrise de Python
• Excellentes compétences en communication écrite et orale en anglais
• Curiosité, autonomie, rigueur, sens du résultat et engagement qualité
• Bonne maîtrise de Python et, plus généralement, de la programmation orientée objet.
  
  

Atouts supplémentaires

• Connaissance de la norme IP-XACT
• Connaissance de C-HAL
• Expérience avec des outils d’équivalence
• Maîtrise du français
  
  

Formation requise

Diplôme d’ingénieur ou équivalent (informatique, électronique ou domaine associé).

Rémunération estimée

Entre 55 000 € et 70 000 € brut par an, selon expérience.

Votre rémunération de base sera déterminée en fonction de votre expérience ainsi que du niveau de rémunération des collaborateurs occupant des postes similaires.

À propos d’Arteris

Arteris est un leader mondial de l’IP système pour l’accélération du développement de SoC. Ses technologies Network-on-Chip (NoC) et ses solutions d’automatisation de l’intégration SoC améliorent les performances, réduisent la consommation énergétique et accélèrent la mise sur le marché.

Avec plus de 250 collaborateur·rices dans le monde et un siège en Silicon Valley, Arteris est un catalyseur de l’innovation SoC pour les startups comme pour les leaders mondiaux de la technologie.

➡ Plus d’informations : www.arteris.com

Design Verification Engineer (Magillem Registers)

Location: Paris

Arteris Connects Innovation

Arteris enables engineering and design teams at the world’s most innovative companies to connect and integrate the system-on-chips (SoCs) that power today’s and tomorrow’s technological transformations.

If you’ve held a smartphone, driven an electric car, or powered up a smart TV, you’ve already come in contact with what we do at Arteris. Here, the future is quite literally in your hands—and when it isn’t, chances are it is flying overhead in a drone, a satellite, or operating in the cloud within a data center.

Your Role as a Design Verification Engineer at Arteris

We are looking for a Design Verification Engineer to join our teams and work on the most advanced SoC and HSI assembly flows.

In this role, you will have a direct impact on the development environment, architecture, verification, and all associated processes. You will actively contribute to ensuring the quality and robustness of the tools and deliverables related to Arteris’ Register Bank Compiler.

Key Responsibilities

• Define, document, develop, and execute simulation-based verification tests for Arteris’ Register Bank Compiler tool, compatible with RTL simulators (Cadence, Synopsys, Siemens)
• Develop a Python framework for the automatic generation of SystemVerilog and/or UVM test benches
• Maintain and enhance tests within the continuous integration flow, refine metrics, and increase automation
• Contribute to the improvement of processes, methodologies, and performance indicators
• Use modern documentation, specification, and project tracking tools (Confluence, Jira)
• Collaborate with developers to identify EDA-specific testing requirements
• Participate in code reviews and unit testing with other developers to ensure code quality
  
  

What You Bring

• 7+ years of experience as an RTL Verification Engineer
• Strong expertise in the UVM framework
• Knowledge of RTL languages (VHDL, Verilog, SystemVerilog)
• Proficiency in Python
• Excellent written and verbal communication skills in English
• Curiosity, autonomy, rigor, results-driven mindset, and strong commitment to quality
• Strong knowledge of Python and object-oriented programming in general
  
  

Nice to Have

• Knowledge of the IP-XACT standard
• Knowledge of C-HAL
• Experience with equivalence checking tools
• Proficiency in French
  
  

Education Requirements

Engineering degree or equivalent (Computer Science, Electronics, or related field)

Estimated Compensation

€55,000 to €70,000 gross per year, depending on experience.

Your base salary will be determined based on your experience and the pay of employees in similar positions.

About Arteris

Arteris is a global leader in system IP used in semiconductors to accelerate SoC development. Its Network-on-Chip (NoC) interconnect technology and SoC integration automation solutions improve performance, reduce power consumption, and accelerate time-to-market.

With over 250 employees worldwide and headquarters in Silicon Valley, Arteris is a catalyst for SoC innovation for startups and global technology leaders alike.

➡ Learn more at: www.arteris.com