SoC Design Verification Engineer

Overview

XCENA의 SoC Design Verification Engineer는 SoC에 탑재되는 주요 In-house IP와 PCIe, CXL 등의 Third-Party IP Integration 및 SoC Top-Level에 대한 Design Verification을 수행합니다. IP 및 SoC Specification을 분석하여 Verification Plan과 Test Scenario를 수립하고, SystemVerilog/UVM 기반의 Testbench, Verification Component, Reference Model 및 Scoreboard를 개발합니다. Constrained-Random Test, Assertion 및 Functional Coverage를 활용하여 Corner Case를 포함한 다양한 동작 조건을 검증하고, Coverage 분석을 통해 Verification Completeness를 확보합니다. 기본적인 Functional Verification뿐만 아니라 Latency, Bandwidth, Throughput, Backpressure 및 Resource Contention 등 SoC의 System-Level 특성을 확인하기 위한 Performance Verification도 수행합니다. 또한 Protocol Error, Timeout, Reset 및 비정상 동작 조건에 대한 Error Injection Test를 통해 SoC의 안정성과 Error Handling 동작을 검증합니다. Verification 과정에서 발견된 Failure는 Log, Waveform, Transaction 및 Protocol 동작을 기반으로 분석하여 Root Cause를 파악합니다. RTL Design Engineer 및 관련 개발 조직과 긴밀하게 협업하여 Bug를 조기에 발견하고 신속하게 해결하며, 수정 사항에 대한 재검증과 Regression Test를 통해 Bug Closure를 완료합니다.

Requirements

전기전자공학 혹은 관련 전공 BS/MS/Ph.D

Verilog and System Verilog RTL design skill

Preferred Experiences

3년 이상의 SoC IP 검증 경험

Constrained Random Verification에 대한 상세한 이해

SoC 설계에서부터 Product 양산까지 1회 이상 경험

PCIe 등과 같은 Host I/F or DDR과 같은 Memory I/F 검증 경험