SoC Design Engineer

Overview

XCENA의 SoC Design Engineer는 SoC에 탑재되는 주요 Digital IP의 Architecture를 정의하고, Microarchitecture 설계부터 RTL 구현, 기능 검증, ASIC Synthesis 및 PPA Optimization까지 전 과정을 담당합니다. XCENA의 주요 IP는 AXI 기반 SoC Architecture에 통합되며, AXI4, AXI4-Lite, APB 등의 AMBA Protocol을 사용합니다. 설계자는 IP의 기능과 성능 요구사항을 분석하여 Microarchitecture와 Interface를 정의하고, Verilog/SystemVerilog를 사용하여 Synthesizable RTL을 구현합니다. 구현된 IP에 대해서는 Simulation, Lint, CDC 등의 검증을 수행하며, Synopsys Design Compiler를 이용해 ASIC Synthesis를 진행합니다. Synthesis 결과를 바탕으로 Timing, Area, Power를 분석하고, 목표 PPA Specification을 만족할 때까지 Architecture 개선, RTL 수정, 기능 검증 및 재합성을 반복합니다. 또한 Verification, Physical Design, Firmware 및 Silicon Validation Engineer와 협업하여 IP Integration부터 Chip Bring-up 및 Product 양산까지 SoC 개발 전반에 참여합니다

Requirements

전기전자공학 혹은 관련 전공 BS/MS/Ph.D

Verilog and System Verilog RTL design skill

Preferred Experiences

3년 이상의 SoC IP 설계 경험

컴퓨터 구조 및 메모리 구조에 대한 상세한 이해

SoC 설계에서부터 Product 양산까지 1회 이상 경험

PCIe 등과 같은 Host I/F or DDR과 같은 Memory I/F에 대한 경험