๐ Seongnam, Gyeonggi, South Korea, South Korea ๐ฐ๐ท
โก ํ์ฌ ์๊ฐ
- ๋ณด์ค๋ฐ๋์ฒด(BOS Semiconductors)๋ ์ฐจ๋์ฉ ์์จ์ฃผํ ๋ฐ ์ธํฌํ ์ธ๋จผํธ ์์คํ ์ ์ํ
๊ณ ์ฑ๋ฅ ๋ฐ๋์ฒด ๋ฐ AI ๊ฐ์๊ธฐ ๋ฐ๋์ฒด๋ฅผ ๊ฐ๋ฐํ๋ ํน๋ฆฌ์ค ๊ธฐ์ ์ผ๋ก, ์๋์ฐจ๋ฅผ ์ฃผ์ ํ๊น
์์ฅ์ผ๋ก ํ๋ฉฐ ๋์ผํ ์ ํ ํ๋ซํผ์ ๊ธฐ๋ฐ์ผ๋ก ๋ก๋ด ๋ฑ ๋ค๋ฅธ Physical AI ์์ฅ์ผ๋ก์
ํ์ฅ์ ์ถ์งํ๊ณ ์์ต๋๋ค.
- ๋ํ ์ ํ์ธ Eagle-N (AI ๊ฐ์๊ธฐ)๊ณผ Eagle-A (์ฐจ๋์ฉ SoC)๋ ์นฉ๋ ๊ธฐ๋ฐ ํ์ฅ์ฑ๊ณผ
์ ๋จ ๊ณต์ ๊ธฐ์ ์ ๋ฐํ์ผ๋ก ์ฐจ์ธ๋ ์ฐจ๋ ์ ์ฅ ๋ฐ ์ง๋ฅํ ์์คํ ์ ์ต์ ํ๋ ์ฑ๋ฅ๊ณผ ์ ๋ ฅ ํจ์จ์ ์ ๊ณตํฉ๋๋ค.
-ย ์ฐฝ์ 4๋ ์ฐจ์ธ ๋ณด์ค๋ฐ๋์ฒด๋ 300๋ช ์ด์์ ์ฐ๊ตฌ๊ฐ๋ฐ์ธ๋ ฅ๊ณผ ๋ฒ ํธ๋จR&D ๋ฒ์ธ์ ๊ธฐ๋ฐ์ผ๋ก,
์ฐจ๋์ฉ ๊ณ ์ฑ๋ฅ ๋ฐ๋์ฒด๋ฅผ ์์ฒด ๊ฐ๋ฐํ์ฌ ์ํ ์ถ์๊น์ง ์ฑ๊ณต์ ์ผ๋ก ๋ง์ณค์ผ๋ฉฐ ๊ณ์ํด์ ๋น ๋ฅด๊ฒ
์ฑ์ฅํ๊ณ ์์ต๋๋ค. Global Top ๊ธฐ์ ๋ ฅ์ ๊ฐ์ง ๊ธฐ์ ๋ค๊ณผ ๊ฒฝ์ํ๋ฉฐ ์๋ฏธ ์๋ ์ฑ์ฅ์ ํจ๊ป
๋ง๋ค์ด๊ฐ ์ธ์ฌ๋ฅผ ๋ชจ์งํฉ๋๋ค.
โก ์กฐ์ง ๋ฐ ์ ๋ฌด ์๊ฐ
- SoC Designํ์ ์์จ์ฃผํ์ฉ SoC๋ฅผ ํฌํจํ ๋ค์ํ ๋ฐ๋์ฒด ์ ํ์ ์ค๊ณ๋ฅผ ์ํํ๋ฉฐ, ์ ๊ณ ์ต๊ณ
์์ค์ ์ต์ ๊ธฐ์ (state-of-the-art)์ ์ ๊ทน์ ์ผ๋ก ์ ์ฉํ๊ณ ์์ต๋๋ค. 3rd-party IP์ in-house IP๋ฅผ
๊ธฐ๋ฐ์ผ๋ก ๊ธฐ๋ฅ ๊ตฌํ์ ๋ฌผ๋ก , PPA(Power, Performance, Area) ์ต์ ํ๋ฅผ ๋์์ ๋ฌ์ฑํ๋ ์ํคํ ์ฒ
์ค๊ณ๋ฅผ ์งํฅํฉ๋๋ค. ๋ํ, ์ค๊ณ ์๋ํ ํ๊ฒฝ์ ์ง์์ ์ผ๋ก ๊ณ ๋ํํ์ฌ ๋น ๋ฅด๊ณ ์์ ์ ์ธ
SoC ๊ฐ๋ฐ์ ์คํํ๊ณ ์์ต๋๋ค.
- SoC Design Engineer๋ IP ๋ฐ ์๋ธ์์คํ ์ค๊ณ๋ถํฐ Full Chip ํตํฉ๊น์ง SoC ๊ฐ๋ฐ ์ ๋ฐ์ ์ ๋ฌด๋ฅผ
์ํํฉ๋๋ค. ์์คํ ์ํคํ ์ฒ ์ค๊ณ์ Front-end ์ค๊ณ๋ฅผ ๊ธฐ๋ฐ์ผ๋ก ๊ณ ์ฑ๋ฅยท๊ณ ํจ์จ SoC ๊ตฌํ์ ๋ด๋นํฉ๋๋ค.
โก ์ฃผ์ ์ ๋ฌด
- IP/์๋ธ์์คํ ์ค๊ณ ๋ฐ Full chip ํตํฉ
- SoC ์ํคํ ์ฒ ์ค๊ณ
๋ฒ์ค ์ํคํ ์ฒ ์ค๊ณ, ์์คํ ์ํคํ ์ฒ ์ค๊ณ, ์์คํ ๋ถ์
- Full chip SoC ์ค๊ณ
Full chip ๋ฐ ์๋ธ๋ธ๋ก ํตํฉ
Power/Reset/Clock controller ์ค๊ณ
Full chip ๋ ๋ฒจ ํ๋ก ํธ์๋ ์์ (Lint, CDC, Synthesis, Formality, STA, SDC ์คํฌ๋ฆฝํธ ์์ฑ ํฌํจ)
์ค๊ณ์ ๋ฌด ์๋ํ(AI ํ์ฉ , Python script)
- IP ๋ฐ ์๋ธ์์คํ ์ค๊ณ
PCIe, MIPI CSI/DSI, USB, Ethernet๊ณผ ๊ฐ์ ๊ณ ์ ์ธํฐํ์ด์ค ์ค๊ณ
CPU, GPU, NPU, DSP, ISP ๋๋ฒ๊ฑฐ, ์ธํฐ๋ฝํธ ์ปจํธ๋กค๋ฌ, MMU, ์บ์, ๋ฒ์ค ์ธํฐ์ปค๋ฅํธ ๋ฑ ํ๋ก์ธ์
์๋ธ์์คํ ์ค๊ณ
Clock controller, Power controller, System monitors, OTP controller์ ๊ฐ์ ์์คํ IP ์ค๊ณ
โก ํ์ ์ญ๋
[๊ฒฝ๋ ฅ]
- ์ ์๊ณตํ, ์ปดํจํฐ๊ณตํ, ๋ฐ๋์ฒด ๊ด๋ จ ์ ๊ณต ํ์ฌ ์ด์
- ์ค๊ณ ๋ถ์ผ๋ฅผ ์ฃผ์ ์ ๋ฌด๋ก 2๋ ์ด์์ ๊ทผ๋ฌด ๊ฒฝํ์ด ์์ผ์ ๋ถ
- Verilog ๋๋ System Verilog๋ฅผ ํ์ฉํ ๊ธฐ๋ณธ RTL ์ค๊ณ ์ง์
- EDA ํด ์ฌ์ฉ ๊ฒฝํ
- IP/Subsystem/Block ์ค๊ณ ๊ฒฝ๋ ฅ
- ํด์ธ ์ฌํ์ ๊ฒฐ๊ฒฉ ์ฌ์ ๊ฐ ์์ผ์ ๋ถ
[์ ์ ]
- ์ ์๊ณตํ, ์ปดํจํฐ๊ณตํ, ๋ฐ๋์ฒด ๊ด๋ จ ์ ๊ณต ํ์ฌ ์ด์
- ์ค๊ณ ๋ถ์ผ ๊ด๋ จ ๊ฒฝ๋ ฅ 2๋ ์ดํ
- ๋์งํธ ํ๋ก ๋ฐ ๋ ผ๋ฆฌ์ค๊ณ ๊ธฐ๋ณธ ์ง์ ๋ณด์
- ๋ฌธ์ ํด๊ฒฐ ๋ฅ๋ ฅ๊ณผ ๋ ผ๋ฆฌ์ ์ฌ๊ณ ๋ฅ๋ ฅ
- ์ํํ ํ์ ๋ฐ ์ปค๋ฎค๋์ผ์ด์ ๋ฅ๋ ฅ
- ํด์ธ ์ฌํ์ ๊ฒฐ๊ฒฉ ์ฌ์ ๊ฐ ์์ผ์ ๋ถ
โก ์ฐ๋ ์ฌํญ
- ์๋์ฐจ์ฉ ๋ฐ๋์ฒด ์นฉ ์ค๊ณ ๊ฒฝ๋ ฅ
- Full chip ์ค๊ณ ๊ฒฝ๋ ฅ
- C, C++, Python, Tcl ์ธ์ด ์ฌ์ฉ ๊ฒฝํ
- ๋น์ฆ๋์ค ์์ด ์์ฌ์ํต ๋ฅ๋ ฅ์ ๋ณด์ ํ์ ๋ถ
Free forever • No spam • Leave anytime